華為の奇策よりこっちが本命？ 半導体ロードマップがぶっ飛びすぎや
ども、ワイやで。華為が突然「韬定律（とうていりつ？）」なんて新理論を発表して、1.4nm相当のトランジスタ密度を叩き出すっちゅうニュースがあったんよ。時間を縮めるって発想が斜め上すぎて、一瞬で頭パーンや。でもな、業界の本流はやっぱり王道の微細化。ベルギーのimec（アイメック）が、2nm（N2）から0.2nm（A2）まで15年かけて7つのプロセスノードを突き進むマップを公開しとる。これがもう、気が遠くなるような内容でな。光刻機の買い時、背面給電、メモリの爆進、CFET、CMOS 2.0、果ては原子レベルの素材まで。今日はその全貌を、ワイが中学生でもわかるレベルにバラしてやるで。
2026-2033年：ここが正念場や！
光刻機、買うか買わぬかそれが問題や
チップ製造の心臓部っちゅうたら光刻機（ASMLのEUVマシン）や。今までは0.33NA（開口数）のEUVで7nmから3nmまで来たけど、2nm以下になると解像度が足りんようになる。金属配線のピッチが30nm切ると、二重露光とかせなアカンからコスト爆増、歩留まり悪化。そこで登場するのがHigh NA EUV（0.55NA）や。NA値が66%アップして解像度8nmまでイケる。しかも一回の露光で済むから工程が激減、ASML曰く従来なら3回露光＆40工程かかってたのが、個数工程で済むらしい。革命やん？ でも値段が1台4億ドル（約600億円）もして、今のEUVの倍や。そこで三つ巴の様子がおもろい。
- インテル：超積極的。2025年から18Aプロセスで使い、14Aで全面導入予定。すでに2台稼働中で1四半期に3万枚ウエハー処理、信頼性も前世代比2倍。賭けに出とるな。
- TSMC：「高すぎて買わん」とのたまう。N2～A13（1.3nm）まで既存のEUVで行く意気込み。100台以上あるEUVを入れ替えるのは数百億ドルかかるから、多重露光で粘るんや。効率悪いけど、金があるから待つ戦法。
- サムスン：もともと2027年に1.4nm量産予定やったが2029年に後退。華城工場にEXE:5000を1台入れて研究中。動きが鈍いで。
結局、High NA EUVが本格普及するのは2027-2028年あたりか。それまで各社の路線対立がアツいで。
背面給電ネットワーク、裏から電気を送るってどゆこと？
次は背面給電や。従来はチップの表面に信号線も電源線もグチャっといたんやが、2nm以下になると配線が混雑しすぎて問題に。そこで、電源だけ裏面に回そうっちゅう発想。Intelは18Aで「PowerVia」を2025年に導入済み。テストでは電圧降下が30%以上改善して、配線もスッキリ。TSMCは2026年後半にA16（1.6nm相当）で「Super Power Rail」を投入。電圧降下が122mV減って面積22%削減、性能アップや。サムスンは一番保守的で、2027年にSF2Zでやっと導入予定。背面給電は、電圧降下の低減と配線混雑の解消に効くから、AIやHPCには必須やで。
ストレージが200倍に？ eMRAM/ePCM/eRRAMって何やの？
組み込みメモリは地味やけど、実は性能の要。SRAMの微細化は3nmあたりで止まりかけた。TSMCのN3BでHD SRAMはN5比でたった5%縮小、N3Eに至っては退化した。でもN2でGAA（全ゲート）トランジスタのおかげで0.0175µm²まで縮まり、密度38Mb/mm²を達成。Intelの18Aは31.8Mb/mm²とちょい劣る。SRAMが壁にぶつかる中、新型メモリが台頭してきたで。
- eMRAM：磁気式で速くて長寿命。グローバルファウンドリーズが22nmで量産中。TSMCも32Mb品を開発中。
- ePCM：相変化式でSTMが18nmでサンプル出荷。MCU向けに期待大。
- eRRAM：抵抗変化式。infineonとTSMCが28nmで開発中。車載向け。
用途によって使い分けやな。imecのロードマップでは、2041年までに密度が7.5倍、帯域幅が200倍になるらしい。200倍って、もう別次元やん。
2033年（A7ノード）：トランジスタが垂直積層の時代
CFET、これがトランジスタの最終形態ちゃうか？
CFET（相補型FET）は、nMOSとpMOSを上下に重ねる化け物トランジスタや。FinFET→GAAナノシート→CFETといく中で、同じ面積に約1.6倍のトランジスタが詰める。imec曰く、CFETなしではCMOSスケーリングは無理やと。各社の競争も熱い。
- Intel：PMOSの上にNMOSを積む独自方式で、背面給電・背面コンタクトも組み合わせて面積最大限活用。垂直ナノシートの歩留まり90%超えでスイッチング比6桁達成。やるな。
- TSMC：48nm CPPを達成済み。NMOS/PMOS間に垂直分離を入れて歩留まり90%超え。ただし「作るのムズすぎてコストやばい」ともコメント。
- サムスン：まだベールに包まれとるが、GAAで先行した実績あるから不意打ちあるかも。
高アスペクト比のエッチングや位置合わせが地獄やけど、これができんと0.2nmには辿り着けん。
CMOS 2.0でチップが3Dに。もはやSFやん
imecが提唱するCMOS 2.0は、システム全体を3Dスタックで作り直す発想や。CPUやGPUのロジック層とキャッシュ層を別ダイで作り、ウエハーごと貼り合わせる。混合接合（Hybrid Bonding）で、銅と銅が直接くっつくから、データのやり取りが爆速。imecは250nmピッチのウエハー接合に成功、今後0.5μmまで詰めるらしい。2033年にはL1キャッシュを3Dスタックで実装開始、2041年には3.5T/3.5Tの超高密度まで行くとか。もはや、チップいうより積層都市やで。
2036-2041年：原子レベルの素材と、さらに先の光刻
2D材料登場。シリコンじゃもう無理なん？
2041年のA2ノード（0.2nm）では、なんとシリコンからMoS₂などの二次元材料に切り替えるってよ。厚みが原子数個分で、リーク電流が激減、高移動度でスイッチも速い。素材メーカーは今から震えとるやろな。
Hyper NA EUV（0.75NA）でさらに微細へ
光刻の方も止まらん。2038年以降にはHyper NA EUV（0.75NA）が来て、金属ピッチ12-16nmを突破。ASMLはすでに開発着手で、2030年代半ばの投入を目指す。でもこれ、High NA以上に値段がエグいことになりそう。まあ、ムーアの法則は死んだと言われつつも、まだまだ伸びしろありまっせ。
管理人のゆるっと感想
いやぁ、15年先の話ってピンとこんけど、今の2nmですらまだ量産始まったばかりやん？ それが0.2nmって、原子が30個くらいの世界やろ。人間、欲張りすぎやない？ でも、これだけ巨大な投資と研究開発があってこそ、スマホもAIも動いとるんやから、半導体業界には頭が下がるわ。華為の「韬定律」が成功するかは別として、王道のimecロードマップを見ると、まだまだ半導体は面白い。以上、ワイでした。
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🗓配信日時:2026/05/26 01:08
